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带有分布式锁相环的相控阵的系统级LO相位噪声模型-亚博全站APP登录官网,亚博全站官网登录平台,亚博全站最新版app下载

发布时间:2022-11-23    来源:亚博全站APP登录官网,亚博全站官网登录平台,亚博全站最新版app下载85034

本文摘要:概要对于数字波束成形相控阵,要分解LO,一般来说不会考虑到的构建方法是向产于于天线阵列中的一系列锁相环分配常用基准频率。

概要对于数字波束成形相控阵,要分解LO,一般来说不会考虑到的构建方法是向产于于天线阵列中的一系列锁相环分配常用基准频率。对于这些分布式锁相环,目前文献中还没充份记录用作评估人组振幅噪声性能的方法。在分布式系统中,联合噪声源是涉及的,而分布式噪声源如果不涉及,在RF信号人组时就不会减少。

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对于系统中的大部分组件,这都可以十分直观地加以评估。对于锁相环,环路中的每个组件都有与之相关联的噪声传递函数,它们的贡献是掌控环路以及任何频率切换的函数。这不会在尝试评估人组振幅噪声输入时减少复杂性。本文基于未知的锁相环建模方法,以及对涉及和不涉及贡献因素的评估,明确提出了追踪有所不同频率位移下的分布式PLL贡献的方法。

概述对于任何无线电系统,都必须为接收器和鼓舞器精心设计本地振荡器(LO)分解的构建方法。随着数字波束成形在相控阵天线系统中大大普及,必须在大量分布式接收器和鼓舞器中分配LO信号和基准频率,这让设计显得更为简单。

在系统架构层面必须权衡的因素还包括,分配所需的LO频率或分配较低的频率基准,以及在附近用于点的物理方位产生所需的LO。通过锁相环从本地产生LO是一种高度构建的现成选项。

下一个挑战是评估来自各种分布式组件以及集中式组件的系统级振幅噪声。使用分布式锁相环的系统如图1右图。常用基准频率被分配至多个锁相环,各产生一个输入频率。

图1a中的LO输入被假设为图1b的混频器的LO输出。图1.分布式锁相环系统。每个振荡器都被锁相到一个联合的参照振荡器上。从1到N的LO信号都应用于到相控阵中右图的混频器的LO端口上。

系统设计人员面对的一个挑战是追踪分布式系统的噪声贡献、理解涉及和不相关的噪声源,并估算整体的系统噪声。在锁相环中,这个挑战显得更为不利,因为噪声传递函数都是锁相环中的频率切换和环路比特率设置的函数。

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动机:人组锁相环测量示例图2右图为针对人组锁相环的测量示例。这些数据是通过人组来自多个ADRV9009收发器的升空输入取得的。图中右图为单个IC、两个人组IC和四个人组IC的情况。

对于这个数据集,在IC人组之后,可以看见显著的10logN改良。为了超过这个结果,必须使用一个低噪声晶体振荡器参照源。下一节建模的动机是推论出有一种方法,以计算出来在具备许多分布式收发器的大型阵列中,更加普遍地说道是在具备分布式锁相环的任何架构中,这种测量结果不会如何变化。图2.两个人组锁相环的振幅噪声测量锁相环模型锁相环中的噪声建模有数充份的文档记录。

1-5图3右图为输入振幅噪声图。在这种类型的图中,设计师可以较慢评估环路中每个组件的噪声贡献,而这些贡献因素总计一起才可要求整体的噪声性能。

模型参数设置为代表图2右图的数据,源振荡器用作估计将大量IC人组在一起时的振幅噪声。要检验分布式锁相环的效果,首先要从PLL模型给定参照贡献和其余PLL组件的贡献。

图3.典型的锁相环振幅噪声分析,表明所有组件的噪声贡献。总噪声是所有贡献因素的总和。将未知的PLL模型拓展为分布式PLL模型下文将讲解为具备多个分布式锁相环的系统计算出来人组振幅噪声的过程。这种方法的前提是需要将参照振荡器的噪声贡献与VCO和环路组件的噪声贡献分离出来出去。

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图4右图为一个假设的分布式示例,一个参照振荡器对应多个PLL。这个计算出来假设了一个无噪声产于,这不切实际,但可以用来解释原理。假设分布式PLL的噪声贡献是不相关的,并增加10logN,其中N回应分布式PLL的数量。

随着地下通道减少,噪声在较小位移频率下获得提高,对于大型产于系统,噪声显得完全几乎由参照振荡器主导。图4.开始使用分布式锁相环振幅噪声建模方法:从锁相环模型中萃取参照振荡器和锁相环中除参照振荡器外的所有其他组件的振幅噪声贡献。作为分布式锁相环数量的函数,人组振幅噪声假设参照噪声是涉及的,而产于在多个PLL之间的噪声贡献是不相关的。

图4右图的示例修改了对参照振荡器产于的假设。在确实的系统分析中,系统设计人员还应当考虑到参照振荡器产于中的噪声贡献,它们不会减少总体结果。

但是,像这样的修改分析是十分简单的,需要让人理解架构方面的权衡不会如何影响系统的总体振幅噪声性能。接下来我们来想到产于系统中振幅噪声的影响。参照产于中的振幅噪声解释接下来将评估两个产于选项示例。

考虑到的第一种情况如图5右图。在这个示例中,自由选择了一个常用于较慢回声VCO频率的宽带PLL。参照信号的产于是通过时钟PLLIC构建的,这种IC也常用于修改数字数据链路(如JESD模块)的时序容许。左下角表明了各个贡献因素。

这些贡献因素坐落于器件的频率,未调整到输入频率。右下角的振幅噪声图表明了有所不同数量的分布式PLL的系统级振幅噪声。

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图5.产于中具备PLLIC的分布式宽带PLL。该模型的有些特性值得注意。假设使用一个高性能晶体振荡器,标称频率为100MHz,中央振荡器的单个贡献因素体现在能用的较高端晶体振荡器上,虽然不一定是最差、最便宜的能用自由选择。虽然中央振荡器输入实质上会扇算起受限数量的分布式PLL,但这些PLL不会再度按某个实际限值扇出并反复,以构建系统中的原始产于。

对于本例中的产于贡献,假设有16个产于组件,然后假设它们不会再度扇出有。左下角右图的产于电路的单个贡献是不不含参照振荡器贡献的PLL组件的噪声。本例中的产于假设与源振荡器同频率,并根据该函数能用的典型IC来自由选择噪声贡献因素。

宽带PLL假设使用S波段标称频率,设置使用1MHz环路比特率(尽可能与实际环路的比特率一般长),以展开较慢回声。值得注意的是,自由选择这些模型是为了代表有可能的实际情况,且说明了阵列中的积累效应。任何详尽的设计也许都需要提高特定的PLL噪声曲线,这在预料之中,且这种分析方法目的协助从工程角度去要求不应将设计资源分配在哪些方位以获得最佳总体效果,而不是为了作出相对于能用组件的清楚论点。图5右下角的图计算出来了LO产于的总人组振幅噪声。

其中应用于了各个贡献因素的PLL噪声传递函数,它们都被调整至输入频率,也包括PLL环路比特率的影响。系统数量也还包括在内,并且假设它们是不相关的,因此,这个贡献增加了10logN。

假设产于数量为16,如前所述,产于贡献不会增加10log16。在实践中,随着产于大大反复,这种贡献不会更进一步增加。但是,额外的噪声贡献不那么明显。

对于大型阵列中的扇出有产于,噪声将由第一组有源器件主导。在16组扇出有的情况下,如果每个有源器件都是16个其他有源器件的输出,那么在所有器件彼此之间涉及的情况下,16个器件的额外产于层只不会减少~0.25dB。

如果之后这种产于,总体贡献将更加小。因此,为了修改分析,会考虑到这种影响,且产于的噪声贡献通过计算出来前16个分段产于组件得出结论。扣除的曲线说明了几种效果。与单个PLL模型相近,将近载波噪声由基准频率主导,近载波噪声由VCO主导,且在将不相关的VCO人组一起时,近载波噪声获得提高。

这一点非常直观。不过于直观的是,模型的值在由产于中的自由选择主导的位移频率中占到较小比重。这一结果造成考虑到具备更加低噪声产于和更加较宽PLL环路比特率的第二个示例。


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